《数字集成电路测试优化:测试压缩、测试功耗优化、测试调度》作者:李晓维著

数字集成电路测试优化:测试压缩、测试功耗优化、测试调度

  • 内容简介:

    《数字集成电路测试优化:测试压缩、测试功耗优化、测试调度》内容涉及数字集成电路测试优化的三个主要方面:测试压缩、测试功耗优化、测试调度。包括测试数据压缩的基本原理,激励压缩的有效方法,测试响应压缩方法和电路结构;测试功耗优化的基本原理,静态测试功耗优化方法,动态测试功耗优化;测试压缩与测试功耗协同优化方法;测试压缩与测试调度协同优化方法;并以国产64位高性能处理器(龙芯2E和2F)为例介绍了相关成果的应用。
    全书阐述了作者及其科研团队自主创新的研究成果和结论,对致力于数字集成电路测试与设计研究的科研人员(尤其是在读研究生)具有较大的学术参考价值,也可用作集成电路专业的高等院校教师、研究生和高年级本科生的教学参考书。

  • 目录:

    FOREWORD
    前言
    第1章绪论
    1.1测试优化方法简介
    1.2测试优化中的关键问题
    1.2.1测试压缩中X位的处理
    1.2.2快速功耗估计与测试功耗优化
    1.2.3测试外壳设计与测试调度算法
    1.3本书章节组织结构
    参考文献
    第2章测试激励压缩
    2.1测试激励压缩
    2.1.1测试激励数据中的X位
    2.1.2激励压缩中的相关术语
    2.1.3激励压缩方法分类
    2.2基于Variable-Tail编码的压缩方法
    2.2.1激励压缩中的编码设计
    2.2.2Variable-Tail编码
    2.2.3实验及分析
    2.3周期可重构测试压缩方法
    2.3.1周期可重构技术及解压缩电路结构
    2.3.2周期可重构MUX网络的自动综合算法
    2.3.3测试压缩率分析
    2.4本章小结
    参考文献
    第3章测试响应压缩
    3.1测试响应压缩
    3.1.1响应压缩中的相关术语
    3.1.2时间维和空间维混合压缩和未知位
    3.2时空维混合压缩方法
    3.2.1失效芯片中错误位分布及卷积编码
    3.2.2改进的(n,n-1,m,d)卷积码设计
    3.2.3压缩电路的两种不同实现形式
    3.3未知位容忍技术
    3.4诊断设计
    3.5混淆率方面的一些实验结果
    3.6激励压缩和响应压缩的结合——商业EDA工具分析
    3.7本章小结
    参考文献
    第4章动态功耗估计
    4.1动态功耗模型
    4.1.1动态功耗来源
    4.1.2跳变功耗模型
    4.1.3UMCF电路模型
    4.2功耗敏感性分析
    4.2.1功耗敏感性分析方法
    4.2.2动态功耗敏感性分析
    4.2.3静态功耗敏感性分析
    4.2.4敏感性分析应用
    4.3冒险共振及应用
    4.3.1冒险叠加现象
    4.3.2状态空间压缩
    4.3.3实验及分析
    4.4上电瞬态功耗估计
    4.4.1电源门控方法
    4.4.2上电电流模型
    4.4.3遗传算法优化方法
    4.4.4实验及分析
    4.5体系结构级功耗估计
    4.5.1体系结构级功耗估计
    4.5.2体系结构级功耗模型
    4.5.3实验及分析
    4.6动态测试功耗估计
    4.6.1相关术语
    4.6.2动态测试功耗计算模型
    4.7本章小结
    参考文献
    第5章动态测试功耗优化
    5.1扫描测试功耗问题
    5.2移位与捕获测试功耗
    5.2.1移位测试功耗分析
    5.2.2捕获测试功耗分析
    5.3动态测试功耗优化方法分类
    5.4基于扫描链调整的动态测试功耗优化
    5.4.1基于可测试性设计的测试功耗优化方法相关研究
    5.4.2扫描单元分组连接技术
    5.4.3扫描链划分与排序技术
    5.4.4移位功耗优化效果及硬件开销实验数据分析
    5.5基于测试向量调整的动态测试功耗优化
    5.5.1基于测试向量填充的动态测试功耗优化
    5.5.2基于测试向量排序的动态测试功耗优化
    5.6本章小结
    参考文献
    第6章静态测试功耗优化
    6.1静态功耗模型
    6.2静态功耗估计
    6.2.1静态功耗堆栈效应
    6.2.2静态功耗查表估计法
    6.2.3模拟器实现及验证
    6.3静态测试功耗优化
    6.3.1基于X位的漏电流优化技术
    6.3.2扫描功耗闩锁
    6.4本章小结
    参考文献
    第7章测试压缩与测试功耗协同优化
    7.1基于随机访问扫描设计的协同优化
    7.1.1CSCD设计
    7.1.2效果分析
    7.1.3实验及分析
    7.2基于测试向量填充的协同优化
    7.2.1主流编码测试压缩技术
    7.2.2低功耗测试压缩基础
    7.2.3基于选择编码方案的低功耗测试压缩方案
    7.2.4实验及分析
    7.3基于Variable-Tail编码的协同优化
    7.3.1测试压缩率优化
    7.3.2测试中移位功耗的优化
    7.3.3测试数据压缩和测试功耗的协同优化
    7.4基于芯核并行外壳设计的协同优化
    7.4.1芯核测试外壳设计
    7.4.2串行测试外壳设计的代价
    7.4.3扫描切片重叠和部分重叠
    7.4.4并行外壳设计方法
    7.4.5实验及分析
    7.5本章小结
    参考文献
    第8章系统芯片的测试调度
    8.1系统芯片测试简介
    8.2测试访问机制
    8.2.1基于总线的测试访问机制
    8.2.2基于片上网络的测试访问机制
    8.3基于双核扫描链平衡的测试调度
    8.3.1基于总线的测试调度相关研究
    8.3.2扫描链平衡设计
    8.3.3基于双核扫描链平衡的测试调度方法
    8.4基于片上网络的交错式测试调度
    8.4.1片上网络测试相关工作介绍
    8.4.2低功耗片上网络测试调度
    8.4.3实验及分析
    8.5本章小结
    参考文献
    第9章测试向量集与测试流程优化
    9.1引言
    9.2测试向量集优化
    9.2.1固定型故障测试向量生成
    9.2.2时延故障测试向量生成
    9.2.3非压缩模式下的测试向量集优化
    9.2.4压缩模式下的测试向量集优化
    9.3测试流程优化
    9.3.1测试项目有效性
    9.3.2测试流程优化算法
    9.3.3实验及分析
    9.4本章小结
    参考文献
    第10章测试优化技术在龙芯通用处理器中的应用
    10.1通用处理器DFT面临的挑战
    10.2测试优化技术在龙芯2E中的应用
    10.2.1DFT方案设计总体框架结构
    10.2.2扫描设计
    10.2.3存储器内建自测试
    10.2.4测试向量产生
    10.2.5边界扫描设计
    10.3测试优化技术在龙芯2F中的应用
    10.3.1龙芯2F高性能通用处理器的测试难点
    10.3.2龙芯2F可测试性设计结构
    10.3.3支持实速测试的可测试性时钟电路设计
    10.3.4实速测试的测试生成
    10.3.5扫描与混合测试压缩结构设计
    10.3.6嵌入式存储器内建自测试与诊断电路设计
    10.3.7边界扫描结构设计
    10.3.8测试功耗控制结构设计
    10.3.9测试向量生成与测试结果分析
    10.3.10与主流处理器DFT比较
    10.4本章小结
    参考文献
    第11章总结与展望
    11.1总结
    11.2展望
    11.2.1测试压缩
    11.2.2测试功耗优化
    11.2.3测试调度
    参考文献
    索引


数据来源网络,发布时间为(2022-11-12 14:59:37)

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